verilog 8位乘法器源代码哪里错？

VVIC · 发表于 2010-6-26 07:15:43

为什么不能用"*"呢？！我一直都直接用乘号的，很好用。。。

longtime · 发表于 2010-6-26 08:43:54

我也觉得*没问题吧

UFO · 发表于 2010-6-26 10:35:22

可以用的。

encounter · 发表于 2010-6-26 11:30:12

我才学HDL语言哈看不懂

FFT · 发表于 2010-6-26 13:28:13

只要编译器支持,功能实现应该没什么问题,但一般不提倡,因为性能

longtime · 发表于 2010-6-26 13:49:40

用*应该没有问题，综合时DC会自动调用DW里面的乘法器。

ANG · 发表于 2010-6-26 15:46:07

直接用“*”肯定是没问题的，DC可以很容易的就把他综合成一个乘法器，难道还要自己用verilog写出一个乘法器不成？？

UFO · 发表于 2010-6-26 17:09:44

我用quartusii 6.0综合了一下，一点问题没有，生成一个乘法组合逻辑电路 
但是，文件名要求要和模块名相同，否则给出错误信息 
 
[ 本帖最后由 xiaolizi 于 2006-10-22 15:19 编辑 ]

ANG · 发表于 2010-6-26 18:34:46

没问题的 
定义了size后乘法调用也很方便 
 
如果说有些工具不支持那应该说有些公司的综合工具不支持除法,至于乘法是都支持的

HDL · 发表于 2010-6-26 20:23:09

DC可以综合的 
没有问题啊

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