集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2267|回复: 4

关于NC_verilog软件进行仿真的问题

[复制链接]
encounter 发表于 2010-6-26 02:42:22 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-18 14:44 编辑

NC_verilog软件进行仿真时,突然它死在某个时刻不往下跑了,请问是什么导致的,怎么可以看到错误信息?
longtime 发表于 2010-6-26 03:09:44 | 显示全部楼层
有组合逻辑feedback?
ANG 发表于 2010-6-26 04:23:58 | 显示全部楼层
查看你的 testbench 是否出现 死循环, 或者仿真激励条件不满足
ups 发表于 2010-6-26 05:24:54 | 显示全部楼层
死循环有可能
Sunlife 发表于 2015-6-17 10:09:24 | 显示全部楼层

查看你的 testbench 是否出现 死循环, 或者仿真激励条件不满足
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-6-21 09:20 , Processed in 0.067517 second(s), 23 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表