求助：有关inout 口在testbench中

在testbench中的inout口应该如何声明？本人用的是verilog编程语言

用reg就可以了阿，如果只输出，用wire也可以阿，<br>
不过强烈建议不要用inout，不好的风格。

定义一个为reg的中间变量，输入的时候用这个中间变量，输出的时候用wire型的，然后用assign语句写一个3态控制的。

原帖由 loglong933 于 2006-7-19 21:35 发表<br>
用reg就可以了阿，如果只输出，用wire也可以阿，<br>
不过强烈建议不要用inout，不好的风格。 ram的数据总线要能读也能写，不用inout还能用什么呢？

原帖由 bemoon 于 2006-7-20 00:51 发表<br>
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ram的数据总线要能读也能写，不用inout还能用什么呢？ testbench 的时候不用那么写了吧?况且也没见过那么写的.一般就是reg,wire.

原帖由 csharp 于 2006-7-20 11:14 发表<br>
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testbench 的时候不用那么写了吧?况且也没见过那么写的.一般就是reg,wire. 为什么不用这么写了？大量dpram fifo的tb不都是用inout型端口描述data bus吗？inout有时候是必须的。<br>
另外，inout是端口说明关键字，reg wire是类型说明关键字，不能描述端口传输方向。inout端口也是要用reg wire描述其输出输入行为的。

楼上的，我已经给出了怎么写哈

我现在也遇到这个问题了

如果用VHDL语言怎么写inout型管教的测试文件

原帖由 wuyi1981 于 2006-7-19 21:55 发表<br>
定义一个为reg的中间变量，输入的时候用这个中间变量，输出的时候用wire型的，然后用assign语句写一个3态控制的。 就是这样的。。。