RTL(Register-Transfer-Level )

RTL(Register-Transfer-Level )描述是可以表示为一个有限状态机或是一个可以在一个预定的时钟周期边界上进行寄存器传输的更一般的时序状态机;通常由VHDL/verilog两种语言进行描述。

关于使用RAM,ROM IP核的一个建议：在使用RAM,ROM IP核的时候我们一般是设置好位宽和深度就直接生成IP核，这里我提供一个小小的建议，在生成IPH核的时候一定要把输出数据加上寄存器“Additional output pipe stages ”设置为“1”，这样虽然导致了两个周期的读出延时，但是却增加了数据的稳定性。这在高频设计中显得非常重要。而如果用上流水线技术，那么这样的两个周期的读延时也就可以忽略了啊！

一直参考的教程却只有五六页，就是常用的几种数据类型和控制语句，例化语句等，每次觉得不熟悉的时候，翻翻就好了。网上那么多的教程，只要看一本就好了，我觉得最好的教程就是他的IEEE标准，上面讲的很详细，也很权威，最好的软件教程是其自带的help文件，当然这要求对英语要知道一些，能看懂就行，不过那些句子都很简单，容易理解。

以下的话比较经典：HDL是硬件描述语言，不是硬件设计语言，它最初的目的就是为了描述集成电路而不是设计硬件电路，所以描述的电路有好多是不能被综合的，不能在硬件上实现。<br>
&nbsp; &nbsp; 所以最好就是在做的过程中慢慢的学习HDL，总结经验，写出效率最高，能被综合的优质代码，当然这个要多多练习才行。

在用电路图做输入的时候，xilinx库里面有一堆的LUT，我拿了个想测试一下，结果给了输入却没有输出<br>
<br>
配置LUT实现我需要的查表。

回复 5# ICE


    我综合后看不到底层电路 别人说是我没有工艺库  你能看到底层电路吗？我用的ISE

最好的软件教程是其自带的help文件