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我要翻译verloger到vhdl，但是不知道reg [10:0] int_v_rise_line_2;

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ddr 发表于 2010-4-10 11:25:38 | 显示全部楼层 |阅读模式
我要翻译verloger到vhdl，但是不知道reg [10:0] int_v_rise_line_2;
wire [12:0] wn;
分别对应vhdl里面的什么啊？哪一个是singer，另一个是什么？变量吗
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 楼主| ddr 发表于 2010-4-10 11:25:56 | 显示全部楼层
vhdl里都是定义signal的
FPGA工程师就业培训班（保就业）
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TCL 发表于 2011-7-1 15:01:56 | 显示全部楼层
定义signal的
至芯科技ZX系列开发板正在火爆发售！
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蓝余 发表于 2011-7-2 21:56:03 | 显示全部楼层
对的，顶！！
FPGA工程师就业培训班（保就业）
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liujilei311 发表于 2011-7-28 14:30:45 | 显示全部楼层
我也顶！呵呵！
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