实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储

module s_to_p(datain,clk,data_temp,reset,en,dataout);
input clk,reset,datain,en;
output[3:0]dataout;
output[3:0]data_temp;
reg[3:0]dataout;
reg [1:0]cnt;
reg[3:0]data_temp;

  [email=always@(posedge]always@(posedge[/email] clk)
begin
if(reset==1)
  begin
   dataout<=0;
cnt<=0;
  end
else if(en==1)
begin
  dataout<={dataout,datain};
   if(cnt==3)
  begin
   data_temp<=dataout;
   cnt<=0;
  end
   else cnt<=cnt+1;
end
  end
endmodule


请教一下，我是实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储，但为什么仿真的结果告诉我data_temp是呈现未知呢？麻烦各位不吝赐教！
要是是我本身的方法不对的话，要想实现我上述的功能，请问有什么方法，谢谢各位！

这是什么啊？

我是实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储，但为什么仿真的结果告诉我data_temp是呈现未知呢？麻烦各位不吝赐教！
要是是我本身的方法不对的话，要想实现我上述的功能，请问有什么方法，谢谢各位！