我用VHDL做了一个分频器，怎么能消除延迟？

我用VHDL做了一个分频器，在最后的变量带入clk_out=clock and clk, 输出波形产生了延迟和毛刺，还有，我在前面对信号波记数时，记数器也产生了延迟，请问有什么方法，可以消除延迟？

加个寄存器

不懂，能不能说具体点。由于信号代入“<=”产生的延迟怎么消除？

数字电路中的中间级&ldquo;加个寄存器"，能减少传输延时<br>
综合时能根据约束条件自己加的<br>
平时怎么加我不会
       

毛刺的消除可以通过寄存器来处理。不管是&ldquo;=&rdquo;还是&ldquo;&lt;=&rdquo;都是有时延的，这是由于器件本身和布线的缘故

flyingsky221 正解。延时是不可消除的，数据的延迟可以采用dff的方式消除，时钟信号要仔细的消除毛刺。