verilog的这种写法在vhdl里面有对应么？

ICE 发表于 2010-6-28 00:08:11 | 显示全部楼层 |阅读模式

本帖最后由 fpgaw 于 2010-7-18 12:10 编辑

verilog里有$display(submodule_name.signal_name);
用来在testbench里直接调用DUT内部的信号，很方便
VHDL里有没有办法实现啊？我要给6个同样的子模块实例里的每一个打印数据，很难做到啊

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