VHDL菜鸟问题

FFT · 发表于 2010-6-27 23:47:25

本帖最后由 fpgaw 于 2010-7-3 06:09 编辑

process(clk)
begin
if clk 'event and clk='1' then
 v<=u(18);
 u<=u+1;
 w<=not v and u(18);
end if;
end process;
能告诉我这段程序实现什么和有什么错误么

ups · 发表于 2010-6-28 01:38:28

偶也是刚接触,不懂

FFT · 发表于 2010-6-28 03:10:11

2`18次分频

CHAN · 发表于 2010-6-28 04:12:58

进程貌似还没完吧，不懂

usd · 发表于 2010-6-28 05:45:12

提问也要让别人知道你的意思啊， 
你随便从一个程序中拿出一段，别人怎么知道你的信号是哪些，变量是哪些？　信号是干什么的？ 
所以提问也要有水平．

HANG · 发表于 2010-6-28 07:06:15

问也要让别人知道你的意思啊

usd · 发表于 2010-6-28 07:43:20

看不懂，不明白你的意思

CCIE · 发表于 2010-6-28 08:13:35

hehehehehe

ICE · 发表于 2010-6-28 08:35:25

需要一个reset 
初始化寄存器的初值 
if reset ='1' then 
v<='0'; 
u<=(others=>'0'); 
w<='0'; 
逻辑方面，由于是并行处理的语句， 
注意时序上的问题

inter · 发表于 2010-6-28 09:03:55

haodin gl luxii wo  lai  zhueang shui l

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