请教 verilog要记录一个任意波形，第m个上升沿到第n个上升沿之间所用的时间间隔

请教：<br>
如果我要记录一个任意波形，第m个上升沿到第n个上升沿之间所用的时间间隔<br>
用verilog如何写<br>

怎么没人看啊

边沿检测电路(2个D触发器再加一个c=a&amp;(~b)门电路)+2个 计数器(一个对上升沿计数,另一个对clk计数),<br>
clk为一高频周期信号.首先边沿产生电路遇到上升沿就产生脉冲给计数器1,计数器1对上升沿计数,<br>
当计数到m时启动计数器2,计数器2对clk计数.当计数器1计数到n时关闭计数器2,<br>
这时计数器2的值*clk周期即为你所要求的值.<br>

这样的话，存在误差<br>
而且最大误差为一个标准脉冲周期（也就是你说的高频clk的周期）<br>
另外c=a&amp;(~b))+2是什么意思，a,b各是什么，为什么要加2？？<br>
<br>
谢谢楼上的回复，谢谢

边沿检测电路(2个D触发器再加一个c=a&amp;(~b)门电路)+2个 计数器(一个对上升沿计数,另一个对clk计数),<br>
clk为一高频周期信号.首先边沿产生电路遇到上升沿就产生脉冲给计数器1,计数器1对上升沿计数,<br>
当计数到m时启动计数器2,计数器2对clk计数.当计数器1计数到n时关闭计数器2,<br>
这时计数器2的值*clk周期即为你所要求的值.<br>