verilog请教一个小问题

input [1:0] in; //定义输入是2位的数据
output [1:0] out; //定义输出是2位的数据
reg [1:0] out;
....
out={out,in}; //使用拼接符
输入和输出都是2位的，把它们拼接在一起的值赋给输出端，结果是怎样的？比如呢？

希望各位达人不吝赐教！感激不尽！verilog

打错了，应该是：<br>
input&nbsp;&nbsp;in;&nbsp; &nbsp;&nbsp;&nbsp;//定义输入是1位的数据<br>
output [1:0] out;&nbsp; &nbsp;//定义输出是2位的数据<br>
reg [1:0] out;<br>
....<br>
out={out,in};&nbsp; &nbsp;//使用拼接符

结果是警告加输出什么也没有撒

out={out[1],in}

you can try in modelsim ...............

同意4楼的答复

顶四楼的。

我怎么觉得是out={out[0],in}。。。
有点移位的意思在里面。。。

verilog 的截断的话，都是两位的，那应该就是 out = in

拼接之后位数有三位，而out只有两位，位数不统一