新手求助!以下错误怎么改？

Error (10663): Verilog HDL Port Connection error at uart.v(43): output or inout port "r_ready" must be connected to a structural net expression。
Error (10663): Verilog HDL Port Connection error at uart.v(44): output or inout port "rbuf" must be connected to a structural net expression。
程序如下：
moduleuart(clk40mhz,reset,xmit_cmd_p_in,rxd,send7,rec_ready,txd_out,  
txd_done_out,seg7);
input   clk40mhz,reset,xmit_cmd_p_in,rxd;
input[7:0]send7;
output  rec_ready,txd_out,txd_done_out;
output[7:0] seg7;
reg   rec_ready,txd_out,txd_done_out;
reg[7:0]  seg7;
reg   b;
reg[7:0]  rec_reg;
always @(posedge clk40mhz or negedge reset)
begin
if (! reset)
begin
seg7 = 8'b11111111;
end
else
begin if (b)
case (rec_reg)
   8'b01100001: seg7=8'b11101110;//A   
   8'b01100010: seg7=8'b00111110;//B   
   8'b01100011: seg7=8'b10011100;//C   
   8'b01100100: seg7=8'b01111010;//D   
   8'b01100101: seg7=8'b10011110;//E   
   8'b01100110: seg7=8'b10001110;//F   
    8'b00110001: seg7=8'b01100000;//1   
   8'b00110010: seg7=8'b11011010;//2   
   8'b00110011: seg7=8'b11110010;//3   
   8'b00110100: seg7=8'b01100110;//4   
   8'b00110101: seg7=8'b10110110;//5   
   8'b00110110: seg7=8'b10111110;//6   
   8'b00110111: seg7=8'b11100000;//7   
   8'b00111000: seg7=8'b11111110;//8   
   8'b00111001: seg7=8'b11110110;//9   
   8'b00110000: seg7=8'b11111100;//0
   default  seg7="z";   
  endcase
end
end
reciever //接收器模块
x1(.bclkr(clk40mhz),.resetr(reset),.rxdr(rxd),
  .r_ready(rec_ready),
  .rbuf(rec_reg));
transfer //发送器模块
x2(.bclkt(clk40mhz),.resett(reset),.xmit_cmd_p(xmit_cmd_p_in),
  .txdbuf(send7),.txd(txd_out),.txd_done(txd_done_out));
baud //分频模块(波特率发生器)
x3(.clk(clk40mhz),.resetb(reset),.bclk(b));
endmodule
在线苦等

输出是线型，不是寄存器类型～！

楼上对了，实例化应该都是线网类型的
       

       

是不是要 用  wire 来 定义 r_ready 和 rbuf   ？