那位fpga高手大哥用VHDL做过浮点加减法器

AAT 发表于 2010-6-27 23:49:31 | 显示全部楼层 |阅读模式

本帖最后由 fpgaw 于 2010-7-15 13:22 编辑

浮点加减法及其硬件电路实现，要求用VHDL设计，20位浮点数的 14位位数，6位阶码。那位大哥做过这个东西请帮个忙，有劳那位大哥了，定有谢意。期待大哥联系

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