用verilog编写时，在同一个顶层文件下的两个程序，想共用一个一位寄存器

FFT · 发表于 2010-6-28 00:41:57

请教：用verilog编写时，在同一个顶层文件下的两个程序，想共用一个一位寄存器，这个寄存器不作为输出输入管脚，只是内部的变量寄存器，请问应该怎么定义这个寄存器的属性，或者应该怎样做？ 
 
我的做法：定义了在一个程序中设置一个一位寄存器，但不设为input或者output，置位后，另外一个程序调用这个寄存器的结果，但调用不成功，请指教，感谢

CHA · 发表于 2010-6-28 01:01:11

寄存器类型" reg " 只能在" always" 块中赋值.

UFO · 发表于 2010-6-28 01:38:18

请问如果想在一个程序中做一个变量，然后另外一个程序根据这个变量再对其他变量付值，应该怎样做这个中间变量？谢谢指点

encounter · 发表于 2010-6-28 01:41:51

always@(.....)begin 
  if(你定义的那个寄存器)begin 
      ...... 
  end 
  else begin 
     ...... 
  end 
end 
是不是这个意思? 
 
assign a=(你定义的那个寄存器)?  ( 逻辑1) : (逻辑2); 
这样也可以, 表示如果你定义的那个寄存器不为0时, 执行逻辑1, 否则执行逻辑2.