如何用verilog编写与CPU的接口?

AAT · 发表于 2010-6-27 23:49:14

本帖最后由 fpgaw 于 2010-7-12 17:01 编辑

关键是思路不是很清晰,比如如何选通地址,如何判断时沿,如何读写寄存器....
设计思路不是很清楚,不知从何入手.请高手指点迷津.

例如:8位地址,8位数据,读写使能,时钟,地址选通信号.内部4个寄存器,由地址低二位决定.

ICE · 发表于 2010-6-28 00:41:05

我的笔记有例子

longtim · 发表于 2010-6-28 00:53:23

多谢~~

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