集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 11549|回复: 12

请教verilog代码使用repeat产生确定数目的时钟脉冲

[复制链接]
interige 发表于 2010-6-28 00:35:15 | 显示全部楼层 |阅读模式
请教verilog代码使用repeat产生确定数目的时钟脉冲

使用repeat产生确定数目的时钟脉冲
initial
begin
   Clk = 0 ;
   repeat ( 6 )
    # (period/2)Clk = ~ Clk ;
end
该例使用repeat产生 3个时钟脉冲.
请问上面的6 指的是什么? period/2指的是什么?
encounter 发表于 2010-6-28 01:54:38 | 显示全部楼层
perriod 应该是源程序中使用parameter或&lsquo;define定义的参数,但一般会是parameter定义的。<br>
而repeat是verilog中一种不可综合的循环语句,repeat(6)表示其后的语句执行6次。
CHAN 发表于 2010-6-28 02:14:52 | 显示全部楼层
遇到这种问题,先去看看书,会解决的快一些的!
CCIE 发表于 2010-6-28 02:51:42 | 显示全部楼层
2楼的是正解
longtime 发表于 2010-6-28 03:26:55 | 显示全部楼层
就是就是,先看好书
 楼主| interige 发表于 2010-6-28 03:35:33 | 显示全部楼层
龙兄弟,很赞阿,loong才是真龙啊,每天都看到你,呵呵几乎刷屏!
ngtim 发表于 2010-6-28 04:40:36 | 显示全部楼层
呵呵,仔细看看书就没问题了
tim 发表于 2010-6-28 06:23:43 | 显示全部楼层
估计是没有书吧 看看夏老师的书吧.
ups 发表于 2010-6-28 06:40:45 | 显示全部楼层
for (i=0;i&lt;=18;i=i+1)<br>
&nbsp; &nbsp; y=x+x[18-i];<br>
错误是loop count exceed limit,&nbsp; &nbsp;请帮忙看看
HANG 发表于 2010-6-28 06:58:34 | 显示全部楼层
谢谢各位同仁的意见。
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|集成电路技术分享 ( 京ICP备20003123号-1 )

GMT+8, 2024-5-1 02:53 , Processed in 0.081586 second(s), 23 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表