输出端口这样定义合适想把dataout定义成位宽为12长度为6的数组

//定义端口
moduleaaa(dataout);
output[11:0]dataout;
reg [11:0]dataout [5:0] ; //想把dataout定义成位宽为12长度为6的数组
  这样定义会出现错误---重复定义，请高手指点

output&nbsp;&nbsp;[11:0]&nbsp;&nbsp;dataout;<br>
reg&nbsp; &nbsp;[11:0]&nbsp;&nbsp;dataout [5:0] ;<br>
<br>
这里主要是你输出定义和你的寄存器定义不一样，output&nbsp;&nbsp;[11:0]&nbsp;&nbsp;dataout的输出只是位宽12的数<br>
而reg定义的是一个数组

楼上正解&hellip;&hellip;

好像不能这样写，实在想输出的话，就分开写吧/

分开写的话 比如dataout[1],它会认为[1]是多余的，唉，想输出数组都这么难

不可以这样写 分开写

好像没怎么见过有这么写的啊

不能那样写,

应该可以设一个不同的信号，然后把数组里面的值赋给它就可以了，需要不同的名字

要是用synplify综合可以设置保留的，不用担心会将dataout[1]忽略