恳请高手给讲讲一个整个ＶＥＲＩＬＯＧ系统设计的过程

longt · 发表于 2010-6-28 18:10:34

看的怎么样

longt · 发表于 2010-6-28 19:50:54

我虽然开始学习VHDL ，但发现这个语言并不简单，而且它的仿真软件也好像玩不透。

CTT · 发表于 2010-6-28 20:33:51

俺也是新手,有点收获.嘿嘿……

ngtim · 发表于 2010-6-28 22:02:14

个人认为，做fpga和asic区别还是很大的，fpga更像傻瓜式的，所以据说有人现在很“烦” xillinx，因为他们想把集成电路设计平民化

inter · 发表于 2010-6-28 23:52:23

我也是新手，刚刚接触。我认为最重要的是设计思路要清晰一个项目能够合理的拆分模块，并且做到速度与面积的平衡。相对于仿真、综合，我认为下载是最简单的。特别是quartors和ISE等软件，熟练会用就可以了。关键要多看源码多仿真，当然最重要的是勤奋。小弟意见甚是粗浅，还请高手指教。

HDL · 发表于 2010-6-29 01:35:44

hen  yum nen

interige · 发表于 2010-6-29 02:05:24

路漫漫修远

ICE · 发表于 2010-6-29 04:03:40

有点收获,还要多多学习啊

UFO · 发表于 2010-6-29 04:44:05

呵呵，这里好热闹啊，收获不少

ngtim · 发表于 2010-6-29 05:58:04

现在也不怎么会用哦

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