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集成电路技术分享»论坛 › › FPGA技术交流 › verilog 中define和parameter定义常量的区别?
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楼主: encounter

verilog 中define和parameter定义常量的区别?

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ANG 发表于 2010-6-28 11:01:18 | 显示全部楼层
谢谢了,搞懂了!
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yaomingzhong 发表于 2010-8-14 12:48:45 | 显示全部楼层
ang说的挺好，就是这样的，define主要定义宏。
至芯科技ZX系列开发板正在火爆发售！
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yihui 发表于 2011-1-14 14:33:10 | 显示全部楼层
O(∩_∩)O谢谢
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