VHDL语句的不解,各位帮忙看看IFRISING_EDGE(CLK)THEN

AAT · 发表于 2010-6-28 11:25:19

检测信号上升沿的函数

UFP · 发表于 2010-6-28 12:38:28

就是="1"时执行

ups · 发表于 2010-6-28 14:20:30

功能一样

HANG · 发表于 2010-6-28 15:45:48

IF CLK='1' AND CLK'EVENT AND CLK'LAST_VALUE='0' THEN<br>
也就是上升沿

VVC · 发表于 2010-6-28 16:23:13

rising_edge()是在std_logic_1164中定义的，用来判断std_logic信号的上升沿，这个函数对std_logic的9个状态值都考虑在内。而CLK'EVENT AND CLK='1' 可以用来判断bit等类型的上升沿，其只考虑了从非'1'值到'1'值得跃迁情况。<br>
应该说，对于综合，二者没有区别。但在前仿真中二者有细微区别。

interig · 发表于 2010-6-28 17:05:43

谢谢各位,小弟受教了<br>
以前从来没有见过RISING_EDGE这种形式

UFO · 发表于 2010-6-28 17:36:49

上升延触发

longt · 发表于 2010-6-28 18:01:36

对于综合，二者没有区别

ICE · 发表于 2010-6-28 19:12:46

顶一个,长见识了

CHA · 发表于 2010-6-28 21:11:56

学习中@@@

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VHDL语句的不解,各位帮忙看看IFRISING_EDGE(CLK)THEN

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