verilog仿真的问题

我的设计顶层模块引用了三个底层模块，其中第一个底层模块是一个分频模块，它产生的分频时钟作为后两个底层模块的时钟输入信号，我在进行功能仿真时，根本没有波形输出，在编译时提示：Warning: Circuit may not operate. Detected 9 non-operational path(s) clocked by clock "clk" with clock skew larger than data delay. See Compilation Report for details.”

请问是这个警号导致的无法通过仿真么？

个人认为可能有以下几种情况：<br>
1，你在使用分频时钟时，例化或者定义出现差错，比如你把原时钟错用成了分频时钟。（这个机会很小不过不是没有，因为warning中提到clock skew的问题。<br>
2，不知道楼主使用的是什么仿真工具，貌似可以检查non-operational和时序问题，一般的方针工具只进行一定的语法功能检查，仿真应该不会出现类似的抱错。<br>
3，&ldquo;See Compilation Report for details&rdquo;， 所以你应该多看看方针的报告，相信里面会详细说明抱错原因的，比如那些路径是non-operational的。

你在使用分频时钟时，例化或者定义出现差错，比如你把原时钟错用成了分频时钟。（这个机会很小不过不是没有，因为warning中提到clock skew的问题