求助!各位大侠,用VERILOG或VHDL写一段代码，实现消除一个glitch

ANG · 发表于 2010-6-28 00:25:39

用VERILOG或VHDL写一段代码，实现消除一个glitch

VVC · 发表于 2010-6-28 00:56:18

好象是把组合逻辑的输出先输到寄存器里面，寄存器的个数与glitch的宽度与时钟宽度有关，当glitch宽大于时钟脉冲时候要用2级，小于用3级~我也记不清了，请高手指教下

CTT · 发表于 2010-6-28 02:48:08

弱弱的问一句?什么是glitch啊?

longtime · 发表于 2010-6-28 03:10:45

glitch就是毛刺，可以通过延时再采的方法

Sunlife · 发表于 2015-7-5 20:52:47

好象是把组合逻辑的输出先输到寄存器里面，寄存器的个数与glitch的宽度与时钟宽度有关，当glitch宽大于时钟脉冲时候要用2级，小于用3级

		自动登录	找回密码
密码			我要注册

站长推荐 /1