parameter在不同头文件的定义问题

inter · 发表于 2010-6-28 00:19:42

本帖最后由 fpgaw 于 2010-7-6 06:16 编辑

在一个工程中有两个文件:main.v和a.v
main.v
module main (xen);
`include "a.v"
outputxen;
wire xen;
wire [ver:0]test;
endmodule

a.v
parameter ver = 8'h 21;

用Quartus综合,说expecting the keyword 'module', 'macromodule' or 'primitive'[A.1].请问如何解决.

CHAN · 发表于 2010-6-28 01:26:36

改为`define　然后包含进去就可以了

CHAN · 发表于 2010-6-28 01:33:10

你这里不就一个main、一个a.v吗？ 
难道是说你的a.v少了module关键字？原帖由 rogan 于 2007-1-24 15:53 发表 
在一个工程中有两个文件:main.v和a.v 
main.v 
module main (xen); 
`include "a.v" 
output  xen; 
wire    xen; 
wire          test; 
endmodule 
 
a.v 
parameter ver = 8'h 21; 
 
用Quartus综合,说ex ...

CHANG · 发表于 2010-6-28 03:28:00

期待正确的解释

CHAN · 发表于 2010-6-28 03:46:55

a.v 你是verilog文件，需要用incDir指令

longtim · 发表于 2010-6-28 05:08:21

有学到东西了！不错

Sunlife · 发表于 2015-5-14 09:53:31

a.v 你是verilog文件，需要用incDir指令

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parameter在不同头文件的定义问题

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