想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写?

encounter · 发表于 2010-6-28 00:31:31

longtim · 发表于 2010-6-28 01:50:23

DATE<=Dout1&Dout2,Dout1,Dout2 是8位数,DATE是16位数

ICE · 发表于 2010-6-28 01:57:19

请教高手 
  DATE<={Dout1,Dout2} 
   这样表述在  VHDL 中合法吗？

ngtim · 发表于 2010-6-28 03:11:16

VHDL中没有楼上这样子用的

UFO · 发表于 2010-6-28 03:57:00

DATE<=Dout1&Dout2 
这样用应该可以吧

usb · 发表于 2010-6-28 04:54:44

DATE<=Dout1&Dout2 
或者 
DATE<=Dout2&Dout1

FFT · 发表于 2010-6-28 05:35:25

假设 Dout1,Dout2 是两个8位数,DATA是合成的 16位数 
DATA<=Dout1&Dout2  即可

usd · 发表于 2010-6-28 07:13:13

原帖由 limh909 于 2007-1-29 16:00 发表 
想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写? 怎么不找本书看一下呢？！

CHA · 发表于 2010-6-28 07:34:51

library ieee; 
use ieee.std_logic_1164.all 
 
entity a is 
port( 
    d0,d1:in std_logic_vector(7 downto 0); 
   dout: out std_logic_vector(15 downto 0) 
); 
end a; 
architecture b of a is 
begin 
dout<=d1&d0; 
end b;

CCIE · 发表于 2010-6-28 07:47:51

-------------------------------------------------------------------------------- 
 
  DATE<={Dout1,Dout2} 
   这样表述在  VHDL 中合法吗？ 
 
这是VERILOG里面的写法

		自动登录	找回密码
密码			我要注册

想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写?

站长推荐 /1