刚学习verilog,何如实现8位串并转换

longtime · 发表于 2010-6-28 00:48:26

本帖最后由 fpgaw 于 2010-6-29 05:07 编辑

刚学习verilog,何如实现8位串并转换
刚学习verilog
求教高手哦!
当标志位为1串->并
为0 并串

interi · 发表于 2010-6-28 02:13:32

做了个两位的  8位要用到分频

usb · 发表于 2010-6-28 03:09:08

主要用到移位寄存器

VVIC · 发表于 2010-6-28 04:20:45

搜一下以前的相关帖子，好像以前有人讨论过

interi · 发表于 2010-6-28 05:55:58

用移位寄存器啊！ 
给你贴一个 
3．3．1源代码 
///////////////////////////////////////////////////// 
// 试验名称 : 串并转换 
// 程序名称 : czb_8.v（测试平台） 
// 日　　期 : 2006/6/11 
// 实验者　：　 
/////////////////////////////////////////////////////////// 
//********************************************************* 
//                      定义模块（module）                  
//********************************************************* 
module czb_8 (clk,in,out,data_in_8,rst,sp); 
inout in;                                //串并转换＿串行输入，并串转换＿串行输出 
input          [7:0]data_in_8;                        //并转串……并行信号输入 
output [7:0]out;                         //串转并……并行信号输出 
input clk,rst,sp;                        //时钟和清零和使能信号和功能选择                         
reg          [7:0]out; 
reg        [7:0]Tmp_data_in_8;                
reg        data_in; 
reg [3:0]count_B,count_C;                //count_B用与并转串计数,count_C用于串转并计数;         
        assign  in = ((sp==0)&&(rst==1))?data_in:1'bz;                //将寄存器data_in与in关联         
        always@(posedge clk or negedge rst) 
                if (!rst) 
                        begin         
                        count_B<=0; 
                        count_C<=0;                                        
                        Tmp_data_in_8<= 8'bz; 
                        data_in <= 1'bz; 
                        out <= 8'bz;         
                          end                         
                else 
                        begin 
                       if(sp)                                                //        由串向并转换 
                          begin         
                                  if(count_C<=7) 
                                          begin                                           
                                               if((in==0)||(in==1)) 
                                                       begin 
                                                       out <= {out[6:0],in}; 
                                                       count_C<=count_C+1; 
                                                       end 
                                                else        begin 
                                                        count_C<=0; 
                                                        end 
                                               end 
                                       else        begin 
                                               count_C<=0; 
                                               out <= 8'bz; 
                                               end                                                                
                          end 
                        else                                                               
                          begin 
                         if(count_B<=7) 
                                          begin 
                                             Tmp_data_in_8<=data_in_8; 
                                          data_in <= Tmp_data_in_8[0];                
                                               Tmp_data_in_8<= Tmp_data_in_8>>1; 
                                               Tmp_data_in_8[7]<=1'bz;   
                               count_B <= count_B+1; 
                                       end 
                               else         begin 
                                                data_in <= 1'bz; 
                                               Tmp_data_in_8<=data_in_8; 
                                               count_B <=0; 
                                               end 
                                          end 
                end 
endmodule 
3．3．2 测试代码 
/////////////////////////////////////////////////////// 
// 实验名称 : 串并转换 
// 程序名称 : tb_czb_8.v（测试平台） 
// 日　　期 : 2006/6/11 
// 实验者　　：　 
/////////////////////////////////////////////////////// 
 
//********************************************************* 
//                      定义模块（module）                  
//********************************************************* 
module tb_czb_8; 
 
reg tb_clk;                                        //时钟 
reg tb_rst;                                        //清零信号 
reg tb_sp;                                        //功能选择 
wire [7:0]tb_out;                                 //串并转换输出和串并转换输入数据数据 
wire tb_in;                                        //并串转换输出和串并转换输入数据数据 
reg [7:0]tb_Tmp_data_in_8; 
reg tb_data_in; 
//********************************************************* 
//                 激活仿真后的串并转换时序设定 
//********************************************************* 
assign tb_in = ((tb_sp==1)&&(tb_rst==1))?tb_data_in:1'bz;                //将寄存器tb_Tmp_out与tb_in关联 
always #50 tb_clk<=~tb_clk; 
initial                                  
begin 
/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// 
//初始给tb_sp 设为1，tb_rst设为 0，tb_clk设为0， tb_data_in 设为高阻; 
//tb_Tmp_data_in_8 设为8'bz; 
/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// 
           tb_sp <= 1; 
tb_rst<= 0; 
                 tb_clk<=0; 
           tb_data_in <=1'bz; 
           tb_Tmp_data_in_8 <= 8'bz; 
 
//////////////////////////////////////////////////////////////////////// 
//清零后输入1011_0010,进行串转并模块测试 
//////////////////////////////////////////////////////////////////////// 
         
#20    tb_rst <=0; 
#100    tb_rst <= 1; 
#100        tb_data_in <= 1; 
#100        tb_data_in <= 0; 
#100        tb_data_in <= 1; 
#100        tb_data_in <= 1; 
#100        tb_data_in <= 0; 
#100        tb_data_in <= 0; 
#100        tb_data_in <= 1; 
#100        tb_data_in <= 0; 
#100    tb_data_in <= 1'bz; 
/////////////////////////////////////////////////////////////////////////// 
//tb_sp设为0，tb_Tmp_data_in_8 设为 10101101;进行并转串测试 
/////////////////////////////////////////////////////////////////////////// 
 
#100        tb_sp <=0; 
#40        tb_Tmp_data_in_8 <= 8'b10101101; 
#100 
#900    tb_Tmp_data_in_8 <= 8'b11011001; 
#800    tb_Tmp_data_in_8 <=8'bz; 
end 
czb_8 czb_8( 
// 将tb_clk讯号连接到czb_8的clk port 
        .clk( tb_clk ), 
// 将tb_in讯号连接到czb_8的in port 
        .in(tb_in), 
// 将tb_out讯号连接到czb_8的out port 
        .out( tb_out ), 
// 将tb_Tmp_data_in_8向量讯号连接到czb_8的data_in_8 port 
        .data_in_8( tb_Tmp_data_in_8 ), 
// 将tb_rst向量讯号连接到czb_8的rst port 
        .rst( tb_rst ), 
//将tb_sp讯号连接到czb_8的sp port 
        .sp(tb_sp) 
        ); 
endmodule 
 
//*************************************************************** 
 
这段代码我仿真和综合都没有问题，功能：实现串并和并串转换，双向的！

longt · 发表于 2010-6-28 07:50:17

新手，学习来了！

CTT · 发表于 2010-6-28 08:20:55

不错，参考一下

HDL · 发表于 2010-6-28 09:56:40

//model for serial to parallel 
module ser_pal(clk,en,in,out); 
input clk,in; 
output[7:0] out; 
reg[7:0] out; 
 
always @ (posedge clk) 
begin 
      if(en) out<={out,in}; 
end

CTT · 发表于 2010-6-28 11:27:33

原帖由 keaty 于 2006-7-21 13:59 发表 
//model for serial to parallel 
module ser_pal(clk,en,in,out); 
input clk,in; 
output out; 
reg out; 
 
always @ (posedge clk) 
begin 
      if(en) out<={out,in}; 
end 你的程序简单，在altera fpga/cpld设计的高级篇里看过， 
但你的输入位数跟输出相同吗   ？

interi · 发表于 2010-6-28 12:01:30

用移位寄存器做的话用不用考虑所传输数据的问题?因为这样的话一个字节数据所用时间会增加8倍

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