此代码为什么会被优化掉?真奇怪

各位,帮我看看，这样写代码为什么会被优化掉，我用的是altera 的cyclone EP1C6，谢谢
说明一下：clk_in是从EP1C6的引脚输入的外部时钟,125MHz。
          clk_out是从EP1C6的引脚向外输出的时钟，也是125MHz。
module a(
         clk_in,
         clk_out
         )
input  clk_in;  
output clk_out;
assign clk_out = clk_in;
endmodule