关于异步信号处理求助

66MHZ 8*8数据转换到40MHZ  16*4的数据。数据流用双口RAM去读写。写时域(66MHZ)的满帧信号通过同步器同步到读时域(40MHZ)。
基本思路已经理顺，testbench已经正在完善，基本完成功能，UCF里面规定了IO口的一些设置。但是综合的时候不能通过。
synthesize report 如下：

Release 11.1 - xst L.33 (nt)
Copyright (c) 1995-2009 Xilinx, Inc.  All rights reserved.
--> Parameter TMPDIR set to xst/projnav.tmp


Total REAL time to Xst completion: 1.00 secs
Total CPU time to Xst completion: 0.59 secs

--> Parameter xsthdpdir set to xst


Total REAL time to Xst completion: 1.00 secs
Total CPU time to Xst completion: 0.59 secs

--> Reading design: DATAES.prj

TABLE OF CONTENTS
  1) Synthesis Options Summary
  2) HDL Compilation
  3) Design Hierarchy Analysis
  4) HDL Analysis
  5) HDL Synthesis
     5.1) HDL Synthesis Report
  6) Advanced HDL Synthesis
     6.1) Advanced HDL Synthesis Report
  7) Low Level Synthesis
  8) Partition Report
  9) Final Report
        9.1) Device utilization summary
        9.2) Partition Resource Summary
        9.3) TIMING REPORT


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*                      Synthesis Options Summary                        *
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---- Source Parameters
Input File Name                    : "DATAES.prj"
Input Format                       : mixed
Ignore Synthesis Constraint File   : NO

---- Target Parameters
Output File Name                   : "DATAES"
Output Format                      : NGC
Target Device                      : xa3s200-4-tqg144

---- Source Options
Top Module Name                    : DATAES
Automatic FSM Extraction           : YES
FSM Encoding Algorithm             : Auto
Safe Implementation                : No
FSM Style                          : lut
RAM Extraction                     : Yes
RAM Style                          : Auto
ROM Extraction                     : Yes
Mux Style                          : Auto
Decoder Extraction                 : YES
Priority Encoder Extraction        : YES
Shift Register Extraction          : YES
Logical Shifter Extraction         : YES
XOR Collapsing                     : YES
ROM Style                          : Auto
Mux Extraction                     : YES
Resource Sharing                   : YES
Asynchronous To Synchronous        : NO
Automatic Register Balancing       : No

---- Target Options
Add IO Buffers                     : YES
Add Generic Clock Buffer(BUFG)     : 8
Register Duplication               : YES
Slice Packing                      : YES
Optimize Instantiated Primitives   : NO
Use Clock Enable                   : Yes
Use Synchronous Set                : Yes
Use Synchronous Reset              : Yes
Pack IO Registers into IOBs        : auto
Equivalent register Removal        : YES

---- General Options
Optimization Goal                  : Speed
Optimization Effort                : 1
Library Search Order               : DATAES.lso
Keep Hierarchy                     : NO
Netlist Hierarchy                  : as_optimized
RTL Output                         : Yes
Global Optimization                : AllClockNets
Read Cores                         : YES
Write Timing Constraints           : NO
Cross Clock Analysis               : NO
Hierarchy Separator                : /
Bus Delimiter                      : <>
Case Specifier                     : maintain
Slice Utilization Ratio            : 100
BRAM Utilization Ratio             : 100
Verilog 2001                       : YES
Auto BRAM Packing                  : NO
Slice Utilization Ratio Delta      : 5

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*                          HDL Compilation                              *
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Compiling vhdl file "D:/RTL/DATAES1/ipcore_dir/DATAES_RAM1.vhd" in Library work.
Architecture dataes_ram1_a of Entity dataes_ram1 is up to date.
Compiling vhdl file "E:/DATAES(7.22)/RTL/DATAES7.22.vhd" in Library work.
Architecture rtl of Entity dataes is up to date.

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*                     Design Hierarchy Analysis                         *
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Analyzing hierarchy for entity <DATAES> in library <work> (architecture <rtl>).


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*                            HDL Analysis                               *
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Analyzing Entity <DATAES> in library <work> (Architecture <rtl>).
Entity <DATAES> analyzed. Unit <DATAES> generated.


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*                           HDL Synthesis                               *
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Performing bidirectional port resolution...

Synthesizing Unit <DATAES>.
    Related source file is "E:/DATAES(7.22)/RTL/DATAES7.22.vhd".
    Found 1-bit register for signal <VALID>.
    Found 16-bit register for signal <OUTDATA>.
    Found 1-bit register for signal <r_DATAEN>.
    Found 1-bit register for signal <r_FP>.
    Found 1-bit register for signal <r_FP1>.
    Found 1-bit register for signal <r_FP2>.
    Found 2-bit up counter for signal <r_FP_CNT>.
    Found 1-bit register for signal <r_FP_FLG>.
    Found 1-bit register for signal <r_FP_NEW>.
    Found 1-bit register for signal <r_FP_NEW_VALID>.
    Found 8-bit register for signal <r_INDATA>.
    Found 4-bit register for signal <r_RADDR>.
    Found 4-bit adder for signal <r_RADDR$add0000> created at line 320.
    Found 2-bit adder for signal <r_RADDR_3_2$add0000> created at line 318.
    Found 1-bit register for signal <r_RFRAME>.
    Found 1-bit register for signal <r_RFRAME1>.
    Found 1-bit register for signal <r_RFRAME2>.
    Found 1-bit register for signal <r_RFRAME2_FLG>.
    Found 1-bit register for signal <r_SOF>.
    Found 1-bit register for signal <r_VALID>.
    Found 1-bit register for signal <r_VALID1>.
    Found 5-bit up counter for signal <r_WADDR>.
    Found 1-bit register for signal <r_WFRAME>.
    Found 1-bit register for signal <r_WFRAME1>.
    Found 1-bit register for signal <r_WFRAME2>.
    Summary:
        inferred   2 Counter(s).
        inferred  46 D-type flip-flop(s).
        inferred   2 Adder/Subtractor(s).
Unit <DATAES> synthesized.


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HDL Synthesis Report

Macro Statistics
# Adders/Subtractors                                   : 2
2-bit adder                                           : 1
4-bit adder                                           : 1
# Counters                                             : 2
2-bit up counter                                      : 1
5-bit up counter                                      : 1
# Registers                                            : 24
1-bit register                                        : 22
16-bit register                                       : 1
8-bit register                                        : 1

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*                       Advanced HDL Synthesis                          *
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Advanced HDL Synthesis Report

Macro Statistics
# Adders/Subtractors                                   : 2
2-bit adder                                           : 1
4-bit adder                                           : 1
# Counters                                             : 2
2-bit up counter                                      : 1
5-bit up counter                                      : 1
# Registers                                            : 46
Flip-Flops                                            : 46

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*                         Low Level Synthesis                           *
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Optimizing unit <DATAES> ...

Mapping all equations...
Building and optimizing final netlist ...
Found area constraint ratio of 100 (+ 5) on block DATAES, actual ratio is 1.

Final Macro Processing ...

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Final Register Report

Macro Statistics
# Registers                                            : 53
Flip-Flops                                            : 53

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*                           Partition Report                             *
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Partition Implementation Status
-------------------------------

  No Partitions were found in this design.

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*                            Final Report                               *
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Final Results
RTL Top Level Output File Name     : DATAES.ngr
Top Level Output File Name         : DATAES
Output Format                      : NGC
Optimization Goal                  : Speed
Keep Hierarchy                     : NO

Design Statistics
# IOs                              : 31

Cell Usage :
# BELS                             : 25
#      INV                         : 1
#      LUT2                        : 6
#      LUT2_L                      : 1
#      LUT3                        : 8
#      LUT3_L                      : 1
#      LUT4                        : 6
#      LUT4_D                      : 1
#      VCC                         : 1
# FlipFlops/Latches                : 53
#      FDC                         : 40
#      FDCE                        : 13
# Clock Buffers                    : 2
#      BUFGP                       : 2
# IO Buffers                       : 29
#      IBUF                        : 12
#      OBUF                        : 17
# Others                           : 1
#      DATAES_RAM1                 : 1
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Device utilization summary:
---------------------------

Selected Device : xa3s200tqg144-4

Number of Slices:                       24  out of   1920     1%  
Number of Slice Flip Flops:             29  out of   3840     0%  
Number of 4 input LUTs:                 24  out of   3840     0%  
Number of IOs:                          31
Number of bonded IOBs:                  31  out of     97    31%  
    IOB Flip Flops:                      24
Number of GCLKs:                         2  out of      8    25%  

---------------------------
Partition Resource Summary:
---------------------------

  No Partitions were found in this design.

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TIMING REPORT

NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.
      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT
      GENERATED AFTER PLACE-and-ROUTE.

Clock Information:
------------------
-----------------------------------+------------------------+-------+
Clock Signal                       | Clock buffer(FF name)  | Load  |
-----------------------------------+------------------------+-------+
CLK40MHZ                           | BUFGP                  | 36    |
CLK66MHZ                           | BUFGP                  | 16    |
r_WFRAME                           | NONE(r_WFRAME1)        | 1     |
-----------------------------------+------------------------+-------+
INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.

Asynchronous Control Signals Information:
----------------------------------------
-------------------------------------+------------------------+-------+
Control Signal                       | Buffer(FF name)        | Load  |
-------------------------------------+------------------------+-------+
RESET                                | IBUF                   | 51    |
r_WFRAME1_or0000(r_WFRAME1_or00001:O)| NONE(r_WFRAME2)        | 2     |
-------------------------------------+------------------------+-------+

Timing Summary:
---------------
Speed Grade: -4

   Minimum period: 5.368ns (Maximum Frequency: 186.289MHz)
   Minimum input arrival time before clock: 1.825ns
   Maximum output required time after clock: 7.165ns
   Maximum combinational path delay: 2.277ns

Timing Detail:
--------------
All values displayed in nanoseconds (ns)

=========================================================================
Timing constraint: Default period analysis for Clock 'CLK40MHZ'
  Clock period: 5.368ns (frequency: 186.289MHz)
  Total number of paths / destination ports: 59 / 26
-------------------------------------------------------------------------
Delay:               5.368ns (Levels of Logic = 2)
  Source:            r_RFRAME2_FLG (FF)
  Destination:       r_VALID (FF)
  Source Clock:      CLK40MHZ rising
  Destination Clock: CLK40MHZ rising

  Data Path: r_RFRAME2_FLG to r_VALID
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDCE:C->Q             6   0.720   1.198  r_RFRAME2_FLG (r_RFRAME2_FLG)
     LUT3:I1->O            2   0.551   0.945  r_VALID_not000111 (r_VALID_and0000)
     LUT3:I2->O            1   0.551   0.801  r_VALID_not00011 (r_VALID_not0001)
     FDCE:CE                   0.602          r_VALID
    ----------------------------------------
    Total                      5.368ns (2.424ns logic, 2.944ns route)
                                       (45.2% logic, 54.8% route)

=========================================================================
Timing constraint: Default period analysis for Clock 'CLK66MHZ'
  Clock period: 4.732ns (frequency: 211.327MHz)
  Total number of paths / destination ports: 44 / 11
-------------------------------------------------------------------------
Delay:               4.732ns (Levels of Logic = 2)
  Source:            r_WADDR_0 (FF)
  Destination:       r_WADDR_0 (FF)
  Source Clock:      CLK66MHZ rising
  Destination Clock: CLK66MHZ rising

  Data Path: r_WADDR_0 to r_WADDR_0
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDCE:C->Q             7   0.720   1.261  r_WADDR_0 (r_WADDR_0)
     LUT2_L:I1->LO         1   0.551   0.126  r_WADDR_not0001_SW0 (N9)
     LUT4:I3->O            5   0.551   0.921  r_WADDR_not0001 (r_WADDR_not0001)
     FDCE:CE                   0.602          r_WADDR_0
    ----------------------------------------
    Total                      4.732ns (2.424ns logic, 2.308ns route)
                                       (51.2% logic, 48.8% route)

=========================================================================
Timing constraint: Default OFFSET IN BEFORE for Clock 'CLK40MHZ'
  Total number of paths / destination ports: 17 / 17
-------------------------------------------------------------------------
Offset:              1.825ns (Levels of Logic = 1)
  Source:            FP (PAD)
  Destination:       r_FP (FF)
  Destination Clock: CLK40MHZ rising

  Data Path: FP to r_FP
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     IBUF:I->O             1   0.821   0.801  FP_IBUF (FP_IBUF)
     FDC                     0.203          r_FP
    ----------------------------------------
    Total                      1.825ns (1.024ns logic, 0.801ns route)
                                       (56.1% logic, 43.9% route)

=========================================================================
Timing constraint: Default OFFSET IN BEFORE for Clock 'CLK66MHZ'
  Total number of paths / destination ports: 10 / 10
-------------------------------------------------------------------------
Offset:              1.825ns (Levels of Logic = 1)
  Source:            SOF (PAD)
  Destination:       r_SOF (FF)
  Destination Clock: CLK66MHZ rising

  Data Path: SOF to r_SOF
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     IBUF:I->O             1   0.821   0.801  SOF_IBUF (SOF_IBUF)
     FDC                     0.203          r_SOF
    ----------------------------------------
    Total                      1.825ns (1.024ns logic, 0.801ns route)
                                       (56.1% logic, 43.9% route)

=========================================================================
Timing constraint: Default OFFSET OUT AFTER for Clock 'CLK40MHZ'
  Total number of paths / destination ports: 21 / 21
-------------------------------------------------------------------------
Offset:              7.165ns (Levels of Logic = 1)
  Source:            VALID (FF)
  Destination:       VALID (PAD)
  Source Clock:      CLK40MHZ rising

  Data Path: VALID to VALID
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDC:C->Q              1   0.720   0.801  VALID (VALID_OBUF)
     OBUF:I->O                 5.644          VALID_OBUF (VALID)
    ----------------------------------------
    Total                      7.165ns (6.364ns logic, 0.801ns route)
                                       (88.8% logic, 11.2% route)

=========================================================================
Timing constraint: Default OFFSET OUT AFTER for Clock 'CLK66MHZ'
  Total number of paths / destination ports: 14 / 14
-------------------------------------------------------------------------
Offset:              1.786ns (Levels of Logic = 0)
  Source:            r_WADDR_0 (FF)
  Destination:       UCC:addra<0> (PAD)
  Source Clock:      CLK66MHZ rising

  Data Path: r_WADDR_0 to UCC:addra<0>
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDCE:C->Q             7   0.720   1.066  r_WADDR_0 (r_WADDR_0)
    DATAES_RAM1:addra<0>        0.000          UCC
    ----------------------------------------
    Total                      1.786ns (0.720ns logic, 1.066ns route)
                                       (40.3% logic, 59.7% route)

=========================================================================
Timing constraint: Default path analysis
  Total number of paths / destination ports: 2 / 2
-------------------------------------------------------------------------
Delay:               2.277ns (Levels of Logic = 1)
  Source:            CLK40MHZ (PAD)
  Destination:       UCC:clkb (PAD)

  Data Path: CLK40MHZ to UCC:clkb
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     BUFGP:I->O           36   0.401   1.876  CLK40MHZ_BUFGP (CLK40MHZ_BUFGP)
    DATAES_RAM1:clkb           0.000          UCC
    ----------------------------------------
    Total                      2.277ns (0.401ns logic, 1.876ns route)
                                       (17.6% logic, 82.4% route)

=========================================================================


Total REAL time to Xst completion: 10.00 secs
Total CPU time to Xst completion: 9.67 secs

-->

Total memory usage is 133960 kilobytes

Number of errors   :    0 (   0 filtered)
Number of warnings :    0 (   0 filtered)
Number of infos    :    1 (   0 filtered)

前辈帮忙看看可能是什么地方出了问题。

Minimum period: 5.368ns (Maximum Frequency: 186.289MHz)