verilog代码输出和约束？

vvt 发表于 2010-7-31 06:28:48 | 显示全部楼层 |阅读模式

请教下，为什么我的代码原来怎么都没反应，我从里面引出一个关键信号拉出来给示波器看，结果就有输出了。
我设计的全是同步的。并且我进行了全局时钟约束。没有发现有不满足时序的线。
这是为什么？
是我约束的不够吗

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