FPGA内部逻辑布线

求问在FPGA内部的逻辑布线
如何设计等长线
比如说我从同一个PLL输出两路完全一样的时钟
再给一个时钟做参考
测量出来的两路时钟延迟不同
有ns级的延迟
这个应该是FPGA逻辑布线造成的不同吧
有没有方法可以让它内部布线时等长