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1 引言
在高速信号处理系统中, 需要缓存高速、大量的数据, 存储器的选择与应用已成为系统实现的关键所在。DDR SDRAM是一种高速CMOS、动态随机访问存储器, 它采用双倍数据速率结构来完成高速操作。SDR SDRAM一个时钟周期只能传输一个数据位宽的数据, 因此在相同的数据总线宽度和工作频率下, DDR SDRAM的总线带宽比SDR SDRAM的总线带宽提高了一倍。
Xilinx VirtexTM- 4 FPGA 具备ChipSync 源同步技术等优势。它的输入输出模块( IOB) 提供了封装引脚与内部可配置逻辑之间的接口, 无论是输入路径还是输出路径都提供了一个可选的SDR 和DDR 寄存器。VirtexTM- 4 的IOB 专门针对源同步设计进行了优化, 包括每一位的偏移校正、数据的串行化和解串行化、时钟分频以及专用的本地时钟资源等, 而且它在每一个I/O 模块中都提供了64- 阶延迟线。这些特性使得VirtexTM- 4 FPGA 能够更好的实现DDR SDRAM控制器的逻辑设计, 准确可靠的捕获数据。
实验板选择专为DSP 应用而优化的Virtex- 4 SX35 作为DDR SDRAM控制器的实现平台, 选用Micron MT46V8M16P-75Z DDR SDRAM。
2 DDR SDRAM 控制器工作原理
DDR SDRAM控制器的主要功能就是完成对DDR SDRAM的初始化, 将DDR SDRAM复杂的读写时序转化为用户简单的
读写时序, 以及将DDR SDRAM接口的双时钟沿数据转换为用户的单时钟沿数据, 使用户像操作普通的RAM一样控制DDR SDRAM; 同时, 控制器还要产生周期性的刷新命令来维持DDR SDRAM内的数据而不需要用户的干预。 |
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