LATTICE verilog暂存器延时问……求指点

我们在项目开发中需要将输入信号写入到FIFO或者RAM中，我用两个数组（相当于table）分别对应记录开门信号（PPT）的高电平和整个开门信号，然后用软件延时，等延时时间到了对应的将数组记录的开门信号高低电平放出来，结果演示后的PPT信号和直接给出的PPT信号没有延时关系，输出一模一样！求指点……谢谢！

演示…………延时   不要意思打错了！