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集成电路技术分享»论坛 › › FPGA技术交流 › clk1 <= ~clk1;中间=之前的是什么意思啊？
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查看: 2277|回复: 3

clk1 <= ~clk1;中间=之前的是什么意思啊？

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无名 发表于 2010-8-21 16:58:10 | 显示全部楼层 |阅读模式
clk1    <=    ~clk1;中间的<应该可以不要吧，加了有什么用？初学。。。希望帮忙。。。
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 楼主| 无名 发表于 2010-8-23 20:38:25 | 显示全部楼层
？？？没人知道，还是不屑回答？？？
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流浪在此 发表于 2010-9-2 15:31:18 | 显示全部楼层
在xml中表示<这个符号，Verilog中不能这样表示啊，clk<=~clk是非阻塞赋值
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 楼主| 无名 发表于 2010-9-2 21:44:50 | 显示全部楼层
但是我在论坛上看到的一些程序中就用了这个符号，有没有做说明啊。。。我知道clk<=~clk是非阻塞赋值，只是不清楚&lt;的作用。。。
至芯科技ZX系列开发板正在火爆发售！
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