有关verilog hdl中函数的定义问题

function [9:0]IRIG_B;  // IRIG_B函数定义

input [7:0]in_reg;
reg[3:0] i;

begin
  if (i >= 3'd7)
      i <= 3'd0;   
  else
     begin  
          i <= i+3'd1;
   case (in_reg[i])
                                1'b0 : IRIG_B = 10'b0000000011; //"0"
                                1'b1 : IRIG_B = 10'b0000011111; //"1"               
                                default: IRIG_B = 10'b0000000011;
   endcase
end
endfunction
不知道函数定义哪有问题，还希望大家帮帮我

IRIG_B函数定义