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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 我发现综合的时候把路劲延时不够，请问该如何解决呢
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查看: 798|回复: 1

我发现综合的时候把路劲延时不够，请问该如何解决呢

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北京幸福时代 发表于 2013-5-17 15:35:10 | 显示全部楼层 |阅读模式
我发现综合的时候把路劲延时不够，请问该如何解决呢
FPGA工程师就业培训班（保就业）
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FPGA就业培训班招聘学员（保就业）
至芯兴洪 发表于 2013-5-18 00:06:05 | 显示全部楼层
是建立时间不够吧，可以减小主时钟频率，如果不可以减小就具体问题具体分析，是否可以弄个使能信号控制建立保持时间
FPGA工程师就业培训班（保就业）
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