FPGA logic designer（实习生3枚）

FPGA logic designer（实习生3枚）
  要求：
    1.在读研究生, EE/CS
    2.了解Network基本架构和TCP/IP协议，熟悉Verilog语言和常用EDA工具(ASIC/FPGA皆可)
    3.熟悉PCIe、DMA、AMBA bus、Ethernet MAC优先，有FPGA HW-SW co-develop经验优先
    4.能熟练阅读英文文档
    5.每周至少3天（或者6个半天），周末至少一天
    6.self-motivated，敢拼敢承担责任，踏实，学习能力强，敢拼敢承担责任
    7.非诚勿扰，徨徨者勿扰
     
  薪酬：3000～6000/月（面议）；有项目奖；毕业后可视performance高薪留
  工作地点：学清路汇智大厦
  联系方式：发简历至 vzhou@glorycloud.com.cn；一周内约定笔试、面试时间