咱们通常说的output的数据类型一般默认为线网型wire，也能定义成reg寄存器型？

咱们通常说的output的数据类型一般默认为线网型wire，也能定义成reg寄存器型？

verilog建模有三种 第一：数据流建模 第二：行为级建模 第三：结构化建模；
用assign数据流建模；输出信号定义为wire; 用always建模输出信号定义为reg;always语句既可以描述组合逻辑也可以描述时序逻辑；建议你看看verilog语法；