初学者 急求

Verilg的测试代码对模块进行仿真在xilinx里怎么操作啊？还要从新建立一个新的工程吗？还是在xilinx里根本没得这个功能用测试代码来测试模块的功能？有的话那这个测试代码的效果和xlinxben本身产生的那个testbench（new sourse里添加的）test.tbw仿真的效果是一样的吗？若不是那有什么优势呢？

测试文件可以直接在xilinx里编写，就是select source type 里选择 verilog test fixture,或者testbench waveform,前者通过直接输入激励来进行测试，或者通过编辑波形来进行，一般说来前者较后者容易