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集成电路技术分享»论坛 › › FPGA技术交流 › verilog
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verilog

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hushucon 发表于 2010-10-13 09:55:30 | 显示全部楼层 |阅读模式
一个输入为48M输出为10M的分频器用Verilog该怎么写呢？
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zxcvzh 发表于 2010-10-16 10:28:02 | 显示全部楼层
可以采用工具软件内的IP核来实现,用verilog语言实现的话 不精确的可以使用5分频实现，精确的话采用先5倍频再 24分频即可
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