并行输出块存储器的编写(ISE环境verilog语言)

学习硬件编程中,新手，所以对硬件的很多思想还没转过来。现在做的工程中想写一个16个8bits数据并行输出的块存储器，但发现将数据同时输出的情况下，ISE在综合的时候会变成16个块存储器，这样导致了门的数量很大，想问问有没有办法实现并行的同时让ISE综合成1个存储器？图片是我写的verilog代码，谢谢大家了！