quartus的使用问题

我初学FPGA。今天装了QUARTUS软件（30天的试用版），试调试下verilog程序。所以从书抄了一段很简单的程序（也特别注意把工程名和module名相同的要求）：

'timescale        1ns/1ns
module        myadd;
reg        A,B,C;
initial
begin        A=0;B=1;C=0;
        #100        C=1;
        #100        A=1;B=0;
        #100        A=0;
        #100        C=0;
        #100        $finish;
end
initial        $monitor($time,,,"A=%d B=%d C=%d",A,B,C);
endmodule

但怎样改，调试都出错：Current module quartus_map ended unexpectedly
因为我初装QUARTUS，我怀疑是不是QUARTUS的设置出问题？
希望指教。

回复 1# chen_cheng_an


  你这个是个测试文件。不要在quartus里面去综合。。

这个是测试程序，可以调用Altera公司的modelm软件来进行测试

。。。这是testbench，quartus只能综合，要仿真得用modelsim

多谢各位了！！！！！！！！！！！！