PLL分频问题

我想请问一下，有没有哪位用过这种设计方法：
晶振给锁相环一个时钟，通过PLL输出的时钟再经过N个二分频模块，假如有12个二分频模块，分频后输出的时钟能否直接作为波形存储器的寻址地址？这里就是12个分频输出的结果直接作为存储器的寻址地址，然后输出...这样输出的频率的计算方法是不是f=fC/2^N？我用Verilog语言设计以后，发现示波器显示的波形很不稳定，希望有好心人能帮我解决一下，这个设计方法该怎样完善？