ISE自带的FIFO宏

vvt · 发表于 2010-10-28 12:05:21

ISE自带的FIFO宏

vvt · 发表于 2010-10-28 12:05:33

双时钟FIFO，那个ALMOSTFULL/ALMOSTEMPTY信号实在不靠谱
也没有靠谱的counter

vvt · 发表于 2010-10-28 12:05:45

Coregen的FIFO还是挺靠浦的

vvt · 发表于 2010-10-28 12:06:03

这个不一定是别人给的不对，这个需要考虑时钟倍率的关系还有亚稳态等问题，建议自己写一个异步fifo，你就能明白其中有很多问题需要解决。比如在多少倍率的情况下该怎么用又是另外一回事了，所以不一定是别人的IP有问题，很有可能是自己没用对

vvt · 发表于 2010-10-28 12:06:29

我也喜欢用双端口RAM，即使读错了也不会对别的造成影响。要是FIFO的话，读错一个，后面的就都跟着错了。

vvt · 发表于 2010-10-28 12:06:39

哪里有频率设置？时钟约束里写么？

问题是，我的输入时钟频率范围很大啊。。。

vvt · 发表于 2010-10-28 12:06:56

CoreGen可以填的,或者找FBuildIn FIFO的对应参数
你的输入时钟频率范围是什么意思,难道你的FIFO在工作时,
输入时钟会变频?如果这样的话,你就不能用BuildIn FIFO,
BuildIN FIFO的输入时钟频率必须在生成的时候给出

如果你有多个FIFO,然后每个FIFO的输入时钟不一样,那么就要
生成多个FIFO,如果想简单,就用Xilinx的软FIFO,就不用设置
输入时钟了

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