FPGA时钟

FPGA时钟

在任何数字电路设计中，可靠的时钟是非常关键的。时钟一般可分为全局时钟、门控时钟和多级逻辑时钟等几种类型。
全局时钟

全局时钟或同步时钟是最简单、可靠的时钟。在 FPGA设计中时钟的最好解决方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就应尽量在设计项目中采用全局时钟。FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的时钟延时(数据输入到数据到达输出的时间)。图２是全局时钟的一个实例。



  

门控时钟

在许多应用中，都采用外部的全局时钟是不实际的，通常要用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：(１)驱动时钟的逻辑必须只包含一个"与"门或"或"门；(２)逻辑门的一个输入是实际的时钟，而该逻辑门的所有其它输入必须是地址或控制线，它们约束时钟的建立和保持时间。当然也可以将门控时钟转换成全局时钟以改善设计项目的可靠性。

多时钟系统

许多应用要求在同一个 FPGA内采用多个时钟，比如两个异步微处理器之间的接口或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以引进了附加的定时约束条件，将某些异步信号同步化。在许多系统中只将异步信号同步化是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，最好的解决办法是将所有非同源时钟同步化。使用FPGA内部的锁相环(PLL)模块是一个很好的方法。如果不用PLL，当两个时钟的频率比是整数时，同步的方法比较简单；当两个时钟的频率比不为整数时，处理方法要复杂得多。这时需要使用带使能端的Ｄ触发器，并引入一个高频时钟来实现。

多时钟设计的最严重问题之一是用异步时钟将两级逻辑结合在一起。由于异步时钟会产生亚稳态，从而严重降低设计性能，或完全破坏设计所能实现的功能。在触发器的时序要求产生冲突时 (设置时间和保持时间)将产生亚稳态，触发器的最终输出是未知的，并使整个设计处于不确定状态。确切地说，如果设计中含有异步逻辑将有可能会产生亚稳态。在处置异步资源时必需非常小心，因为这可能产生一些很严重的问题。

时钟 skew

时钟 skew 是 FPGA设计中最严重的问题之一。电路中控制各元件同步运行的时钟源到各元件的距离相差很大，时钟 skew 就是在系统内不同元件处检测到有效的时钟跳变沿所需的时间差异。为了保证各个元件的建立保持时间， skew 必须足够小。若 skew 的程度大于从一边缘敏感存储器的输出到下一级输入的延迟时间，就能使移位寄存器的数据丢失，使同步计数器输出发生错误，故必须设法消除时钟 skew 。减少时钟 skew 的方法有以下几种： (１)采用适当的时钟缓冲器，或者在边缘敏感器件的输出与其馈给的任何边缘敏感器件输入端之间加入一定的延迟以减小 skew 。 (２)严重的时钟 skew 往往是由于在 FPGA内的时钟及其它全局控制线(如复位线)使负载过重造成的，在信号线上接一串线形缓冲器，使驱动强度逐步增大，可以消除时钟 skew 。 (３)在受时钟控制的部件之后分别接入缓冲器，并在两个缓冲器输出端之间接一平衡网络。(４)采用FPGA内的ＰＬＬ模块可以对输入时钟进行很好的分频和倍频，从而使时钟歪斜减到最低程度。

FPGA供应商已经认识到时钟skew的影响，并在他们的芯片中提供低skew的布线资源。这些特殊的布线能够在芯片中一个给定范围内的任何两个触发器之间提供一个确定的最大skew。部分产品的低skew资源覆盖了整个芯片，而其它的则可能只覆盖了FPGA逻辑块中的一个特定的行或列。对于一个需要很多不同时钟源的设计，这些低skew FPGA是比较理想的选择。

多时钟设计的最严重问题之一是用异步时钟将两级逻辑结合在一起。由于异步时钟会产生亚稳态，从而严重降低设计性能，或完全破坏设计所能实现的功能。在触发器的时序要求产生冲突时 ( 设置时间和保持时间 ) 将产生亚稳态，触发器的最终输出是未知的，并使整个设计处于不确定状态。确切地说，如果设计中含有异步逻辑将有可能会产生亚稳态。在处置异步资源时必需非常小心，因为这可能产生一些很严重的问题。