求助，我是入门级别

非常简单的程序；
module blocking(
                 din,      //数据输入信号
                 dout      //数据输出信号
                );
  input          din;
  output         dout;
  
  wire           din;
  reg            dout;     //数据缓冲
  reg    [1:0]   temp;     
  
  always  @(din)
  begin
     
   dout=temp[1];
     temp[0]=din;
     temp[1]=temp[0];  
  endmodule                 
Warning (10235): Verilog HDL Always Construct warning at blocking.v(15): variable "temp" is read inside the Always Construct but isn't in the Always Construct's Event Control
这个Warning 是什么意思啊，怎么解决？

always 进程里面的信号变量没有放进行信号的敏感列表。

可以试着改成下面的
always  @(*)
或者
always  @(din or temp)

用非阻塞赋值看一下

endmodule 前不应该有个 end吗、、、、、、

不行，我帮你试了，用非阻塞也是会有那个警告，可能不是大问题吧，如果仿真出来的波形跟你想像中的是一样的。。。求高手

module blocking(
                 din,      //数据输入信号
                 dout      //数据输出信号
                );
  input          din;
  output         dout;
  
  //wire           din;//可以省掉 默认的数据类型位wire
  reg            dout;     //数据缓冲
  reg    [1:0]   temp;     
  
  always  @(*)
  begin
     
   dout <= temp[1];
     temp[0]<=din;
     temp[1]<=temp[0];  
     end//you forget it
  endmodule

楼上正解啊。。。

感谢，            感谢。

呵呵，要仔细看程序

学习了，很好