Verilog DHL 写一个脉冲发生器

刚学FPGA,看到延时这个功能时,就想产生一个数字脉冲信号,具体产生几个其实无所谓的，结果写出来的程序不对,编译仿真是没问题的,但输出的信号一直是高,而不是想要脉冲信号,请大家帮忙看看什么问题造成的，如果才能产生脉冲信号?谢谢!
程序如下:
`timescale 1ns/100ps
module DESIGN_TOP(r_1);
output r_1;
reg r_1;
initial
   begin
     r_1<=0;
         #100 r_1<=1;
         #50 r_1<=0;
         #30 r_1<=1;
         #300 r_1<=0;
   end
   
always
    #1000 r_1=~r_1;
   
endmodule

换个问法，FPGA如何做仿真测试的，