如何在quartus中实现仿真测试？

我就想知道如何在quartus中实现仿真测试的，编写了三个文件，都是.V格式的，1个顶层文件，一个产生脉冲信号的，还有一个就是在脉冲上升沿时，数据脚翻转的。功能很简单，可编译总通不过，总是提示出现这样的错误：Error: Can't synthesize current design -- Top partition does not contain any logic，是我这样仿真的方式不对吗？还是犯了什么低级错误，大家帮忙看看，
具体文件如下：
// 顶层文件p10_top
`include "veri_clk_out.v"
`include "veri_clk_gen_1.v"
`timescale 10ns / 1ns

module P10_TOP;
   wire B;
   wire C;
   CLK_GEN clk_gen (B);
   CLK_OUT clk_out (B,C);
endmodule
-----------------------------------------------------------------
//信号输出文件veri_clk_out.v
module CLK_OUT(C_IN,C_OUT);
   output C_OUT;
   input C_IN;
   reg C_OUT;
initial
   C_OUT<=1'b0;
always @(posedge C_IN)
   C_OUT=~C_OUT;
   endmodule
----------------------------------------------------------
//时钟信号产生文件veri_clk_gen_1.v
`timescale 10 ns/ 1 ns
module CLK_GEN(A);
   output A;
   reg A;
initial
   A=1'b0;
always
   #10 A=~A;
endmodule