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verilog里面的'timescale等时延语句是不是只用在仿真测试里面的，是不可综合的？

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vvt 发表于 2010-11-24 05:53:53 | 显示全部楼层 |阅读模式
verilog里面的'timescale等时延语句是不是只用在仿真测试里面的，是不可综合的？谢谢啦
timescale, Verilog, 仿真, 语句

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至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
 楼主| vvt 发表于 2010-11-24 05:54:33 | 显示全部楼层
对滴。
对滴。
至芯科技ZX系列开发板正在火爆发售！
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weibode01 发表于 2010-11-24 12:38:11 | 显示全部楼层
对的，不能
至芯科技ZX系列开发板正在火爆发售！
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