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新手请教问题

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zhiweiqiang33 发表于 2014-5-7 14:32:09 | 显示全部楼层 |阅读模式
PLL inclk无输入时也会产生输出时钟？（新手请教） PLL inclk无输入时，也会产生输出时钟，感觉有个缺省的50Khz输入时钟,为啥是这样呢？
至芯科技ZX系列开发板正在火爆发售！
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 楼主| zhiweiqiang33 发表于 2014-5-13 09:20:02 | 显示全部楼层
PLL即锁相环；PLL主要是对CLK进行分频；倍频；通过PLL我们就可以想要理想情况下的时钟；
FPGA工程师就业培训班（保就业）
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