用FPGA实现高速并串转换

tong86li · 发表于 2010-12-8 20:46:03

用FPGA来实现高速数据的并串转换，不知道速率受限于硬件中的哪里？

yanxin85085 · 发表于 2010-12-13 23:08:50

时钟？存储单元？或者芯片性能？。。。

焉柳尔 · 发表于 2010-12-24 17:02:17

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焉柳尔 · 发表于 2010-12-24 17:02:27

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njithjw · 发表于 2010-12-25 22:10:14

主要受限于FPGA中的硬件SERDES的性能，以及PCB设计中的电源，时钟，SERDES差分直线的阻抗控制等

mikechang · 发表于 2010-12-30 11:13:32

楼主关于这个话题的见解真是很精辟，相信是在本领域里的高手吧，应该是研发部的资深专家了。eepeople网站上有适合您的职位，比如应用工程师、国际货代业务经理、产品工艺工程师等等，来自世界知名电子企业，大家可以去看看。

lcawen · 发表于 2010-12-30 22:22:58

受限于硬件的时钟

tong86li · 发表于 2011-1-4 10:57:26

回复 7# lcawen

那带高速收发器的FPGA，收发器的速度能达到好几个G，这么看来，是不是并串转换速度也可以达到这么高呢？

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