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dgh_fpga · 发表于 2014-5-26 00:02:32

描述

这是另一种UART的项目，但是是不同的，因为它非常小，并且将占用一个CPLD少宏单元。

这个核心的目的只是为了实现一个非常基本的UART，而不握手或FIFO的。

它的开发是syntezizable上有大量的syntesis工具，所以它可以很容易地适应您的设备。

于首次执行使用赛灵思Spartan 3E ，有64所占用片。

请阅读文档，它拥有有益的实施范例。

对于测试使用ModelSim仿真和Enterpoint Drigmorn板，具有一定的硬件连接，如所描述的文档。

zxopenlz · 发表于 2017-12-27 15:28:44

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zxopenljx · 发表于 2022-10-26 17:37:53

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LYF · 发表于 2022-12-22 15:56:14

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http://www.fpgaw.com/forum.php?m ... 3&fromuid=59610
(出处: fpga论坛|fpga设计论坛)

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